Can you post what were the tweaking that you had undergone to access the 4GB?  Thank you.<br><br><div><span class="gmail_quote">On 8/31/06, <b class="gmail_sendername">stephen mulcahy</b> <<a href="mailto:smulcahy@aplpi.com">

smulcahy@aplpi.com</a>> wrote:</span><blockquote class="gmail_quote" style="margin-top: 0; margin-right: 0; margin-bottom: 0; margin-left: 0; margin-left: 0.80ex; border-left-color: #cccccc; border-left-width: 1px; border-left-style: solid; padding-left: 1ex">

Hi, I'm maintaining a 20-node cluster of Tyan K8SREs (4GB RAM, dual Opteron 270s) which are being used primarily for Oceanographic modelling (MPICH2 running on Debian/Linux 2.6 kernel). I had to make some tweaks to make all 4GB of RAM visible to the OS.

<br><br>I'm now at the point where I'm considering a pass at performance tuning<br>the system. Before I start on OS level tuning, I'm trying to figure out<br>whether there are any performance improvements to be had from tweaking

<br>BIOS settings, particularly those relating to Memory and ECC. I have a<br>reasonable conceptual understanding of what the various settings are doing<br>(and have glanced at the AMD BIOS developers guide for reference) but I am

<br>very unclear on what the potential performance impact of any of these<br>settings are. Does anyone have any general advice or pointers to good<br>reference information on this?<br><br>My current settings are,<br><br>Hammer Configuration

<br>        HT-LDT Frequency        Auto<br>        Dual-Core Enable        Enabled<br>        ECC Features<br>                ECC     Enabled<br>                ECC Scrub Redirection   Enabled<br>                Dram ECC Scrub CTL      Disabled

<br>                Chip-Kill       Disabled<br>                DCACHE ECC Scrub CTL    Disabled<br>                L2 ECC Scrub CTL        Disabled<br><br>        Memory Hole<br>                4GB Memory Hole Adjust  Manual

<br>                4GB Memory Hole Size    768 MB<br>                IOMMU   Enabled<br>                Size    32 MB<br>                Memhole mapping Hardware<br><br>        Memory Config<br>                Swizzle Memory Banks    Enabled

<br>                DDR clock jitter        Disabled<br>                DDR Data Transfer Rate  Auto<br>                Enable all memory clocks        Populated<br>                Controller config mode  Auto<br>                Timing config mode      Auto

AMD PowerNow!   Disabled         Node Memory Interleave  Auto         Dram Bank Interleave    Auto         GART Error Reporting    Disabled         MTRR Mapping    Discrete Any comments on those welcome.

Thanks, -stephen --    Stephen Mulcahy    Applepie Solutions Ltd   <a href="http://www.aplpi.com">http://www.aplpi.com</a>   Unit 30, Industry Support Centre, GMIT, Dublin Rd, Galway, Ireland.

<br><br>_______________________________________________<br>Beowulf mailing list, <a href="mailto:Beowulf@beowulf.org">Beowulf@beowulf.org</a><br>To change your subscription (digest mode or unsubscribe) visit <a href="http://www.beowulf.org/mailman/listinfo/beowulf">

http://www.beowulf.org/mailman/listinfo/beowulf</a><br></blockquote></div><br><br clear="all"><br>-- <br>-----------------------------------------------------------<br>Ivan S. P. Marin<br>Laboratório de Física Computacional

<br><a href="http://lfc.ifsc.usp.br">lfc.ifsc.usp.br</a><br>Instituto de Física de São Carlos - USP<br>---------------------------------------------------------- 